如何制作網(wǎng)站主頁(yè),云建站精品模版,WordPress主題DIY插件,網(wǎng)站的會(huì)員功能FPGA 硬件電流環(huán) 基于FPGA的永磁同步伺服控制系統(tǒng)的設(shè)計(jì)#xff0c;在FPGA實(shí)現(xiàn)了伺服電機(jī)的矢量控制。 有坐標(biāo)變換#xff0c;電流環(huán)#xff0c;速度環(huán)#xff0c;ad7606采樣#xff0c;電機(jī)正交編碼器反饋接口#xff0c;SVPWM#xff0c;pi運(yùn)算等等模塊。 Verilog語(yǔ)言…FPGA 硬件電流環(huán) 基于FPGA的永磁同步伺服控制系統(tǒng)的設(shè)計(jì)在FPGA實(shí)現(xiàn)了伺服電機(jī)的矢量控制。 有坐標(biāo)變換電流環(huán)速度環(huán)ad7606采樣電機(jī)正交編碼器反饋接口SVPWMpi運(yùn)算等等模塊。 Verilog語(yǔ)言。最近在搞一個(gè)硬核項(xiàng)目——用FPGA實(shí)現(xiàn)永磁同步電機(jī)的矢量控制。這玩意兒可不是單片機(jī)能搞定的電流環(huán)的快速響應(yīng)得靠FPGA的并行處理能力。咱們直接上干貨聊聊實(shí)現(xiàn)過程中的關(guān)鍵模塊和代碼設(shè)計(jì)。坐標(biāo)變換是矢量控制的靈魂。Clark變換把三相電流轉(zhuǎn)成兩相靜止坐標(biāo)系時(shí)我用了查表法替代實(shí)時(shí)計(jì)算。Verilog里直接嵌入預(yù)計(jì)算的正弦值表比實(shí)時(shí)運(yùn)算省了20個(gè)時(shí)鐘周期// Clark變換查表模塊 module clark_transform ( input [15:0] ia, ib, ic, output reg [15:0] i_alpha, i_beta ); // 1/√3的定點(diǎn)數(shù)表示 Q1.15格式 localparam INV_SQRT3 16h4D93; always (*) begin i_alpha ia; // 直接傳遞 // β軸分量計(jì)算 i_beta (ib * INV_SQRT3) 15; i_beta i_beta (ic * INV_SQRT3) 15; end endmodule電流環(huán)的PI調(diào)節(jié)器用了抗飽和結(jié)構(gòu)。這里有個(gè)坑當(dāng)誤差過大時(shí)直接給輸出限幅會(huì)導(dǎo)致積分項(xiàng)溢出。我的處理方法是增加積分分離條件// 電流環(huán)PI核心代碼片段 always (posedge clk) begin if (abs(error) 0.2) // 誤差小時(shí)啟用積分 integral integral error * Ki; else integral integral; // 凍結(jié)積分 output_p error * Kp; output_total output_p integral; // 輸出限幅 if (output_total MAX_OUTPUT) output_total MAX_OUTPUT; else if (output_total -MAX_OUTPUT) output_total -MAX_OUTPUT; endAD7606采樣模塊要特別注意時(shí)序。SPI接口的時(shí)鐘相位設(shè)置錯(cuò)了會(huì)導(dǎo)致采樣值漂移。實(shí)測(cè)發(fā)現(xiàn)CS信號(hào)下降沿后必須等待3個(gè)時(shí)鐘周期才能開始讀取數(shù)據(jù)// AD7606狀態(tài)機(jī)片段 parameter IDLE 3d0; parameter CONVST 3d1; parameter WAIT 3d2; parameter READ 3d3; always (posedge clk) begin case(state) CONVST: begin convst_n 1b0; if (cnt 50) begin // 保持低電平50個(gè)時(shí)鐘 state WAIT; cnt 0; end end WAIT: begin if (busy) begin state READ; sck 1b0; end end READ: begin if (bit_cnt 16) begin state IDLE; end else begin sck ~sck; // 生成SPI時(shí)鐘 if (sck) data_reg {data_reg[14:0], sdo}; end end endcase endSVPWM生成模塊的開關(guān)時(shí)序是關(guān)鍵。為了避免上下橋臂直通每個(gè)PWM周期都要插入死區(qū)時(shí)間。這里用計(jì)數(shù)器實(shí)現(xiàn)相位調(diào)制// SVPWM死區(qū)生成 reg [9:0] counter; always (posedge clk) begin if (counter PERIOD) counter 0; else counter counter 1; end // 比較點(diǎn)計(jì)算 wire [9:0] cmp_a duty_a * PERIOD; wire [9:0] cmp_b duty_b * PERIOD; // 死區(qū)插入 assign pwm_a (counter cmp_a) ? 1b1 : 1b0; assign pwm_a_n (counter (cmp_a - DEAD_TIME)) ? 1b1 : 1b0;正交編碼器解碼用了四倍頻技術(shù)通過檢測(cè)AB相信號(hào)跳變沿實(shí)現(xiàn)。注意用同步器消除亞穩(wěn)態(tài)// 編碼器四倍頻核心邏輯 reg [1:0] encoder_sync; always (posedge clk) begin encoder_sync {enc_b, enc_a}; // 同步輸入 end wire [1:0] prev_state encoder_sync[1:0]; always (posedge clk) begin case({prev_state, encoder_sync}) 4b0010,4b0001,4b1110,4b1101: position position 1; 4b0011,4b0111,4b1100,4b1000: position position - 1; endcase end整個(gè)系統(tǒng)跑在200MHz時(shí)鐘下電流環(huán)周期能做到50us。調(diào)試時(shí)用SignalTap抓波形發(fā)現(xiàn)PI輸出偶爾會(huì)有毛刺最后發(fā)現(xiàn)是跨時(shí)鐘域沒處理好。加了個(gè)雙寄存器同步后問題解決。FPGA做電機(jī)控制的優(yōu)勢(shì)在于能并行處理多個(gè)控制環(huán)路。比如電流環(huán)和速度環(huán)可以獨(dú)立運(yùn)行在不同時(shí)鐘域這個(gè)在傳統(tǒng)DSP上根本實(shí)現(xiàn)不了。不過資源消耗也得注意整個(gè)設(shè)計(jì)用了Cyclone IV EP4CE115的60%邏輯單元特別是CORDIC核做Park變換時(shí)吃了不少DSP塊。最后上電測(cè)試時(shí)電機(jī)一轉(zhuǎn)起來就有高頻嘯叫。用示波器看SVPWM波形發(fā)現(xiàn)載波頻率設(shè)成了16kHz改成20kHz后噪音明顯降低。現(xiàn)在電機(jī)轉(zhuǎn)速能穩(wěn)定在±0.1rpm誤差范圍內(nèi)算是達(dá)到設(shè)計(jì)指標(biāo)了。