自己做商城網(wǎng)站能賣服裝嗎,賺錢的網(wǎng)站開發(fā)項(xiàng)目,網(wǎng)站下載免費(fèi)新版,焦作建設(shè)網(wǎng)站的公司MIPI DSI DPHY FPGA工程源碼 mipi-dsi tx/mipi-dphy協(xié)議解析 MIPI DSI協(xié)議文檔 純verilog 彩條實(shí)現(xiàn)驅(qū)動(dòng)mipi屏幕 1024*600像素。 的是fpga工程#xff0c;非專業(yè)人士勿。 artix7-100t mipi-dsi未使用xilinx mipi的IP。 以及幾個(gè)項(xiàng)目開發(fā)時(shí)搜集的MIPI DSI參考源碼。最近在折騰…MIPI DSI DPHY FPGA工程源碼 mipi-dsi tx/mipi-dphy協(xié)議解析 MIPI DSI協(xié)議文檔 純verilog 彩條實(shí)現(xiàn)驅(qū)動(dòng)mipi屏幕 1024*600像素。 的是fpga工程非專業(yè)人士勿。 artix7-100t mipi-dsi未使用xilinx mipi的IP。 以及幾個(gè)項(xiàng)目開發(fā)時(shí)搜集的MIPI DSI參考源碼。最近在折騰FPGA驅(qū)動(dòng)MIPI屏幕這事發(fā)現(xiàn)網(wǎng)上現(xiàn)成的工程要么用IP核收費(fèi)要么藏著掖著關(guān)鍵代碼。正好手頭有塊Artix7-100T開發(fā)板自己擼了個(gè)純Verilog實(shí)現(xiàn)的MIPI DSI驅(qū)動(dòng)實(shí)測(cè)點(diǎn)亮了1024x600的屏幕這里把踩過(guò)的坑和實(shí)現(xiàn)思路捋一捋。先說(shuō)硬件層MIPI DPHY這玩意真不是吃素的。別看協(xié)議文檔里時(shí)序圖畫得挺規(guī)范實(shí)際用FPGA搞裸協(xié)議棧光是HS傳輸模式的切換就夠喝一壺。我的做法是把DPHY拆成三個(gè)模塊時(shí)鐘Lane控制器、數(shù)據(jù)Lane狀態(tài)機(jī)和escape模式轉(zhuǎn)換器。這里貼個(gè)數(shù)據(jù)Lane狀態(tài)機(jī)的核心代碼always(posedge dphy_clk) begin case(state) STOP: begin lp_en 1b1; if(tx_request) state HS_REQUEST; end HS_REQUEST: begin lp_en 1b0; state HS_PREPARE; end HS_PREPARE: begin hs_en 1b1; state HS_ZERO; cnt 16d0; end HS_ZERO: begin hs_data 16h0000; if(cnt 16d8) state HS_SYNC; else cnt cnt 1; end //...其他狀態(tài)省略 endcase end這狀態(tài)機(jī)主要處理LP到HS模式的轉(zhuǎn)換重點(diǎn)注意HSZERO狀態(tài)需要持續(xù)至少8個(gè)時(shí)鐘周期的TLPX時(shí)間。實(shí)測(cè)中發(fā)現(xiàn)如果這個(gè)時(shí)間不達(dá)標(biāo)屏幕直接黑臉給你看。時(shí)鐘Lane那邊更刺激需要根據(jù)屏幕規(guī)格書里的參數(shù)動(dòng)態(tài)調(diào)整分頻系數(shù)像我這個(gè)工程里用到了parameter CLK_DIV (85000000/(2*60000000)) - 1; //85MHz輸入轉(zhuǎn)60MHzDSI控制器的實(shí)現(xiàn)就更有意思了。協(xié)議里的長(zhǎng)包結(jié)構(gòu)得自己組裝特別是CRC計(jì)算部分我參考了某開源項(xiàng)目的查表法實(shí)現(xiàn)。舉個(gè)發(fā)送圖像行數(shù)據(jù)的例子// 組裝包頭 header[5:0] 6h2A; // 數(shù)據(jù)類型 header[15:8] 8h04; // 數(shù)據(jù)長(zhǎng)度低8位 header[23:16] 8h00; // 數(shù)據(jù)長(zhǎng)度高8位 header[31:24] crc8(header[23:0]); // CRC計(jì)算 // 行數(shù)據(jù)載荷 payload[1023:0] {rgb565_data}; crc16 crc16(payload);這里有個(gè)坑點(diǎn)DSI的像素?cái)?shù)據(jù)需要按照屏幕指定的格式排列。比如我驅(qū)動(dòng)的這款屏要求RGB565格式就得把FPGA生成的像素?cái)?shù)據(jù)拆成16bit一組還得注意大小端問(wèn)題。測(cè)試時(shí)用彩條圖案最靠譜// 彩條生成邏輯 always(posedge pixel_clk) begin if(hcount 341) rgb 16hF800; // 紅 else if(hcount 682) rgb 16h07E0; // 綠 else rgb 16h001F; // 藍(lán) // 省略同步計(jì)數(shù)邏輯... end調(diào)試階段建議先用ILA抓取DPHY信號(hào)。重點(diǎn)看HS模式下的差分信號(hào)眼圖必要時(shí)調(diào)整IO延遲參數(shù)。像Artix7的IDELAYE2模塊就派上用場(chǎng)了IDELAYE2 #( .IDELAY_TYPE(FIXED), .DELAY_SRC(IDATAIN), .IDELAY_VALUE(12) ) dphy_delay [3:0] ();工程最終占用了約23%的LUT和15%的FF資源時(shí)序收斂在450MHz左右。不過(guò)提醒下想復(fù)現(xiàn)的兄弟MIPI對(duì)信號(hào)完整性要求極高硬件設(shè)計(jì)時(shí)記得做阻抗匹配PCB走線長(zhǎng)度差控制在±50mil以內(nèi)。完整工程里還包含了不同分辨率屏幕的適配方案以及LP模式下的寄存器配置腳本。需要參考的可以去Github搜這幾個(gè)關(guān)鍵詞mipi-dsi-fpga-verilog、dphy-hs-mode-switch、dsi-crc-generator。最后放張點(diǎn)亮效果圖鎮(zhèn)樓假裝有圖下期講講怎么在這個(gè)架構(gòu)上跑視頻流。