上海市建設(shè)安全協(xié)會(huì)網(wǎng)站,wordpress關(guān)聯(lián)博客,珠海建設(shè)信息網(wǎng)站,有沒(méi)有網(wǎng)站建設(shè)的教程Vivado 2019.1 安裝全記錄#xff1a;手把手帶你搭好 Artix-7 開(kāi)發(fā)環(huán)境 最近在帶學(xué)生做 FPGA 實(shí)驗(yàn)#xff0c;用的是 Xilinx 的 Artix-7 系列開(kāi)發(fā)板 #xff08;比如 Nexys A7 或 Basys 3#xff09;#xff0c;結(jié)果好幾個(gè)同學(xué)卡在了第一步—— Vivado 裝不上 。不是…Vivado 2019.1 安裝全記錄手把手帶你搭好 Artix-7 開(kāi)發(fā)環(huán)境最近在帶學(xué)生做 FPGA 實(shí)驗(yàn)用的是 Xilinx 的Artix-7 系列開(kāi)發(fā)板比如 Nexys A7 或 Basys 3結(jié)果好幾個(gè)同學(xué)卡在了第一步——Vivado 裝不上。不是安裝中途崩潰就是 License 拿不到或者連上板子卻識(shí)別不了 JTAG。其實(shí)問(wèn)題不在于工具難用而在于官方文檔太“正式”新手容易踩坑。今天我就以一個(gè)實(shí)戰(zhàn)工程師的視角寫(xiě)一篇真正能落地的Vivado 2019.1 安裝指南從下載到點(diǎn)亮第一顆 LED全程無(wú)坑、一步到位。為什么選2019.1 版本雖然現(xiàn)在最新版已經(jīng)出到 2023 年甚至 2024 年了但對(duì)大多數(shù)教學(xué)和中小型項(xiàng)目來(lái)說(shuō)Vivado 2019.1 才是最穩(wěn)的選擇是 WebPACK 免費(fèi)版支持最完整的長(zhǎng)期穩(wěn)定版本對(duì) Artix-7 器件優(yōu)化成熟綜合成功率高社區(qū)資源豐富報(bào)錯(cuò)基本都能搜到解決方案占用內(nèi)存相對(duì)較小8GB 內(nèi)存也能跑得動(dòng)。所以如果你是高校學(xué)生、初學(xué)者或小團(tuán)隊(duì)開(kāi)發(fā)者這篇教程就是為你量身定制的。一、先搞清楚你要裝什么別急著點(diǎn)安裝包我們先來(lái)理清幾個(gè)關(guān)鍵概念。Vivado 到底是什么簡(jiǎn)單說(shuō)Vivado 就是 Xilinx FPGA 的“IDE”—— 類似于 Keil 之于 STM32它集成了HDL 編輯與仿真Verilog/VHDL綜合 → 布局布線 → 生成比特流硬件調(diào)試通過(guò) JTAG 下載程序IP 核管理調(diào)用 FIFO、PLL、DDR 控制器等而且從 7 系列開(kāi)始Xilinx 主推 Vivado 而非老一代 ISE 工具鏈。雖然 ISE 還能用但它不支持現(xiàn)代設(shè)計(jì)方法學(xué)比如 IP Integrator 可視化搭建系統(tǒng)也不適合復(fù)雜約束管理。? 結(jié)論只要你在用 Artix-7就該用 Vivado而不是 ISE。為什么推薦 WebPACK 免費(fèi)版Vivado 分三種授權(quán)| 類型 | 是否收費(fèi) | 支持器件 ||------|----------|-----------|| WebPACK | ? 免費(fèi) | Artix-7, Spartan-7 等中低端芯片 || Edition | ? 付費(fèi) | Kintex, Zynq, UltraScale || System Edition | ? 更貴 | 大規(guī)模 SoC 設(shè)計(jì) |好消息是幾乎所有常見(jiàn)的學(xué)習(xí)型開(kāi)發(fā)板如 Basys 3、Nexys A7-35T都基于 Artix-7完全可以用免費(fèi)版搞定也就是說(shuō)你不需要花錢買 License也能完成絕大多數(shù)實(shí)驗(yàn)和項(xiàng)目開(kāi)發(fā)。二、安裝前準(zhǔn)備這些細(xì)節(jié)決定成敗系統(tǒng)要求別被忽悠了網(wǎng)上很多文章說(shuō)“至少 16G 內(nèi)存”其實(shí)那是針對(duì)大型 Zynq 項(xiàng)目的建議。對(duì)于單純的 Artix-7 數(shù)字邏輯設(shè)計(jì)實(shí)測(cè)數(shù)據(jù)如下配置可運(yùn)行推薦操作系統(tǒng)Windows 10 64位 / Ubuntu 18.04 LTS?? 必須 64 位內(nèi)存8 GB16 GB 更流暢硬盤(pán)空間至少 50 GBNTFS 格式SSD 最佳權(quán)限必須管理員權(quán)限否則驅(qū)動(dòng)裝不上?? 特別提醒- 不要裝在Program Files這種帶空格的路徑下- 路徑不要有中文字符否則 Tcl 腳本會(huì)出錯(cuò)- 提前關(guān)閉殺毒軟件和 Windows Defender它們常誤刪安裝臨時(shí)文件。三、下載安裝包別用在線安裝器很多人圖省事直接跑在線安裝器結(jié)果網(wǎng)速一波動(dòng)進(jìn)度條卡死重來(lái)一遍又浪費(fèi)時(shí)間。正確做法離線完整包 斷點(diǎn)續(xù)傳打開(kāi)官網(wǎng) https://www.xilinx.com/support/download.html找到 “Vivado HLx 2019.1 Full Product Installer”選擇你的平臺(tái)Windows 或 Linux下載所有.tar.gz分卷共約 20~25GB 小技巧- 登錄 Xilinx 賬號(hào)后才能看到下載鏈接- 用 IDM 或迅雷可以顯著提升下載速度- 所有分卷必須解壓到同一個(gè)文件夾才能繼續(xù)安裝。四、開(kāi)始安裝一步步避坑指南第一步解壓安裝包假設(shè)你把文件下到了D:DownloadsVivado_2019_1在 Windows 上右鍵第一個(gè).zip文件 → 用 7-Zip 解壓即可自動(dòng)合并所有分卷。Linux 用戶執(zhí)行tar -xzvf Xilinx_Unified_2019.1_*.tar.gz完成后你會(huì)看到一個(gè)xsetup.exeWindows或xsetupLinux。第二步以管理員身份運(yùn)行安裝程序右鍵xsetup.exe→ “以管理員身份運(yùn)行”進(jìn)入圖形化安裝向?qū)Ы酉聛?lái)每一步我都給你劃重點(diǎn)1. 選擇安裝類型? 推薦選擇Vivado HL WebPACK這是唯一完全免費(fèi)且支持 Artix-7 的版本。其他選項(xiàng)要么要 License要么根本不適用。2. 獲取 License點(diǎn)擊 “Get Free License” → 瀏覽器會(huì)跳轉(zhuǎn)到 Xilinx 授權(quán)頁(yè)面 → 登錄賬號(hào) → 點(diǎn)擊確認(rèn)綁定。如果瀏覽器沒(méi)彈出來(lái)或者卡住了怎么辦 解決方案- 手動(dòng)訪問(wèn) https://www.xilinx.com/getlicense- 下載.lic文件 → 放入目錄C:Xilinx.Xilinx沒(méi)有就手動(dòng)創(chuàng)建重啟 VivadoLicense 自動(dòng)加載。3. 設(shè)置安裝路徑建議設(shè)置為C:XilinxVivado2019.1記住三點(diǎn)- 不要有中文- 不要有空格- 目標(biāo)盤(pán)剩余空間 ≥60GB。4. 組件選擇關(guān)鍵別亂勾只勾你需要的不然白白浪費(fèi)硬盤(pán)空間。? 必選- Vivado Design Tools- Devices – 7 Series (包含 Artix-7)? 按需可選- SDK只有你要跑 MicroBlaze 軟核才需要- DocNav查手冊(cè)方便推薦裝- Model ComposerMATLAB 聯(lián)合仿真一般不用 建議首次安裝只選前兩項(xiàng)后續(xù)可通過(guò)同一安裝器追加組件。5. 開(kāi)始安裝點(diǎn)擊 Install坐等 3090 分鐘取決于硬盤(pán)讀寫(xiě)速度。期間不要休眠電腦、不要斷電、不要強(qiáng)行終止進(jìn)程五、安裝驅(qū)動(dòng)讓電腦認(rèn)得你的開(kāi)發(fā)板這一步最容易被忽略但卻是硬件調(diào)試的前提。無(wú)論你是用 Digilent 的 Adept 下載器常見(jiàn)于 Nexys/Basys 板還是原裝 Xilinx Platform Cable USB都需要安裝對(duì)應(yīng)的 USB 驅(qū)動(dòng)。安裝 Digilent 驅(qū)動(dòng)90% 用戶需要進(jìn)入以下路徑運(yùn)行安裝程序C:XilinxVivado2019.1dataxicomcable_drivers t64digilentinstall_digilent.exe按提示一步步安裝完成后插入開(kāi)發(fā)板試試。 如何判斷驅(qū)動(dòng)是否成功打開(kāi)設(shè)備管理器 → 查看“通用串行總線控制器”中是否有-Digilent Adept USB Device- 或者顯示為“Unknown Device”說(shuō)明失敗 如果驅(qū)動(dòng)安裝失敗- 換根 USB 線有些劣質(zhì)線只供電不傳數(shù)據(jù)- 換 USB 口優(yōu)先使用主板后置接口- 重新運(yùn)行install_digilent.exe并以管理員運(yùn)行。六、驗(yàn)證環(huán)境做個(gè) Blink 工程試試水一切準(zhǔn)備就緒現(xiàn)在來(lái)創(chuàng)建你的第一個(gè)工程看看整個(gè)流程通不通。創(chuàng)建工程步驟打開(kāi) Vivado 2019.1Create Project → 輸入名稱led_blink選擇 RTL Project → Do not specify sources at this time器件選擇- Part:xc7a35ticsg324-1l對(duì)應(yīng) Nexys A7-35T- 或xc7a100tcsg324-1A7-100T添加 Verilog 源碼新建一個(gè) Verilog 文件命名為blink.vmodule blink( input clk, input rst_n, output reg led ); reg [25:0] counter; always (posedge clk or negedge rst_n) begin if (!rst_n) begin counter 26d0; led 1b0; end else begin if (counter 26d50_000_000) begin counter 26d0; led ~led; end else begin counter counter 1; end end end endmodule這個(gè)代碼很簡(jiǎn)單50MHz 時(shí)鐘分頻每秒翻轉(zhuǎn)一次 LED。添加引腳約束文件.xdc新建constraints.xdc填入實(shí)際引腳分配根據(jù)你的開(kāi)發(fā)板原理圖# 時(shí)鐘輸入 set_property PACKAGE_PIN R14 [get_ports {clk}] set_property IOSTANDARD LVCMOS33 [get_ports {clk}] # 復(fù)位按鍵低電平有效 set_property PACKAGE_PIN T14 [get_ports {rst_n}] set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}] # LED 輸出 set_property PACKAGE_PIN G14 [get_ports {led}] set_property IOSTANDARD LVCMOS33 [get_ports {led}] 注意不同開(kāi)發(fā)板引腳不同請(qǐng)務(wù)必查閱官方手冊(cè)修改對(duì)應(yīng) PIN。綜合 → 實(shí)現(xiàn) → 生成比特流依次點(diǎn)擊- Run Synthesis- Run Implementation- Generate Bitstream如果全部綠色對(duì)勾說(shuō)明編譯成功七、燒錄程序讓 LED 閃起來(lái)用 USB 線連接開(kāi)發(fā)板打開(kāi) Hardware ManagerAuto Connect 應(yīng)該能看到Local Server - digilent點(diǎn)擊 Program Device → 加載剛剛生成的.bit文件點(diǎn)擊 Program。幾秒鐘后你應(yīng)該能看到開(kāi)發(fā)板上的 LED 開(kāi)始緩慢閃爍 成功標(biāo)志燈亮了說(shuō)明從代碼到硬件全線打通八、常見(jiàn)問(wèn)題與解決秘籍血淚總結(jié)問(wèn)題現(xiàn)象原因分析解決辦法安裝時(shí)報(bào)錯(cuò)“Failed to extract temp files”殺毒軟件攔截關(guān)閉殺軟清理%TEMP%目錄License 顯示未激活瀏覽器未返回授權(quán)信息手動(dòng)復(fù)制.lic文件到C:Xilinx.XilinxHardware Manager 找不到設(shè)備驅(qū)動(dòng)未安裝或接觸不良重裝 Digilent 驅(qū)動(dòng)換 USB 線綜合報(bào)錯(cuò) “Top module not specified”沒(méi)設(shè)頂層模塊在 Sources 區(qū)域右鍵 → Set as Top時(shí)序報(bào)錯(cuò) “Setup violation”缺少時(shí)鐘約束在 .xdc 中添加create_clock -name clk -period 20 [get_ports clk]工程打不開(kāi)提示 corrupted路徑含中文或特殊字符重命名工程路徑為純英文九、進(jìn)階建議讓你的開(kāi)發(fā)更高效1. 學(xué)會(huì)用 Tcl 腳本重復(fù)操作如建工程、加文件可以用 Tcl 自動(dòng)化create_project blink_demo ./blink_demo -part xc7a35ticsg324-1l add_files -fileset sources_1 ./src/blink.v import_files set_property top blink [current_fileset] add_files -fileset constrs_1 ./constraints.xdc launch_runs impl_1 -to_step write_bitstream wait_on_run impl_1保存為build.tcl以后雙擊運(yùn)行就能一鍵生成 bit 文件。2. 善用 DocNav 查手冊(cè)安裝時(shí)順手裝上 DocNav它是離線版官方文檔神器。搜索 UG4707系列配置用戶指南、UG974Vivado 使用手冊(cè)比百度靠譜一百倍。3. 備份策略不能少定期備份兩個(gè)文件夾-.srcs源碼-.runs編譯產(chǎn)出萬(wàn)一工程損壞可以直接恢復(fù)。寫(xiě)在最后版本雖舊依然能打我知道有人會(huì)問(wèn)“都 2024 年了還教 2019.1”我想說(shuō)的是工具的價(jià)值不在新在穩(wěn)。就像程序員還在用 Vim 和 GCC 一樣Vivado 2019.1 是經(jīng)過(guò)時(shí)間檢驗(yàn)的黃金版本。它的穩(wěn)定性、兼容性和社區(qū)支持力度在當(dāng)前階段仍是 Artix-7 開(kāi)發(fā)的最佳拍檔。更重要的是掌握了這一套流程你再去學(xué)更新的版本也會(huì)輕松得多——因?yàn)榈讓舆壿嬍且粯拥?。所以別再糾結(jié)“哪個(gè)版本最好”先把環(huán)境搭起來(lái)讓第一行代碼跑進(jìn) FPGA才是最重要的事。如果你在安裝過(guò)程中遇到任何問(wèn)題歡迎留言交流我會(huì)一一回復(fù)。也歡迎分享給正在被 Vivado 折磨的同學(xué)少走彎路早點(diǎn)點(diǎn)亮那盞燈 關(guān)鍵詞回顧vivado2019.1安裝教程詳、Xilinx Artix-7、FPGA開(kāi)發(fā)環(huán)境、Vivado Design Suite、WebPACK版、比特流生成、JTAG下載、時(shí)序收斂、IP Integrator、HDL綜合、開(kāi)發(fā)板驅(qū)動(dòng)、Tcl腳本自動(dòng)化、硬件調(diào)試、約束文件.xdc、綜合報(bào)錯(cuò)處理