聊城做網站的公司價位,凡客小程序,wordpress網站搜不到,粉色博客wordpress1.下面是一些基本的數字電路知識問題#xff0c;請簡要回答#xff1f;(1) 什么是 Setup 和 Hold 時間#xff1f; 答#xff1a; Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間 (Setup Time)是指觸發(fā)器的時鐘信號上升沿到來以前#xff0c;…1.下面是一些基本的數字電路知識問題請簡要回答(1) 什么是 Setup 和 Hold 時間答 Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間 (Setup Time)是指觸發(fā)器的時鐘信號上升沿到來以前數據能夠保持穩(wěn)定不變的時間。輸入數據信號應提前時鐘上升沿 (如上升沿有效)T 時間到達芯片這個 T 就是建立時間通常所說的 SetupTime。如不滿足 Setup Time 這個數據就不能被這一時鐘打入觸發(fā)器只有在下一個時鐘上升沿到來時數據才能被打入觸發(fā)器。保持時間(Hold Time)是指觸發(fā)器的時鐘信號上升沿到來以后數據保持穩(wěn)定不變的時間。如果 Hold Time 不夠數據同樣不能被打入觸發(fā)器。(2) 什么是競爭與冒險現象怎樣判斷如何消除答在組合邏輯電路中由于門電路的輸入信號經過的通路不盡相同所產生的延時也就會不同從而導致到達該門的時間不一致我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法一是添加布爾式的消去項二是在芯片外部加電容。(3) 請畫出用 D 觸發(fā)器實現 2 倍分頻的邏輯電路答把 D 觸發(fā)器的輸出端加非門接到 D 端即可如下圖所示(4) 什么是線與 邏輯要實現它在硬件特性上有什么具體要求答線與邏輯是兩個或多個輸出信號相連可以實現與的功能。在硬件上要用OC門來實現( 漏極或者集電極開路 )為了防止因灌電流過大而燒壞OC門, 應在OC門輸出端接一上拉電阻 (線或則是下拉電阻)。(5) 什么是同步邏輯和異步邏輯同步電路與異步電路有何區(qū)別答 同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系 .電路設計可分類為同步電路設計和異步電路設計。 同步電路利用時鐘脈沖使其子系統(tǒng)同步運作 而異步電路不使用時鐘脈沖做同步其子系統(tǒng)是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點 無時鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。(6) 你知道那些常用邏輯電平 TTL與COMS電平可以直接互連嗎答常用的電平標準低速的有 RS232、RS485 、RS422、TTL、CMOS 、LVTTL、LVCMOS、ECL 、ECL、 LVPECL 等高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。 一般說來 CMOS電平比TTL電平有著更高的噪聲容限。 如果不考慮速度和性能一般TTL與CMOS器件可以互換。但是需要注意有時候負載效應可能 引起電路工作不正常因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。(7) 請畫出微機接口電路中典型的輸入設備與微機接口邏輯示意圖 (數據接口、控制接口、鎖存器 /緩沖器)典型輸入設備與微機接口的邏輯示意圖如下2.你所知道的可編程邏輯器件有哪些答 ROM(只讀存儲器)、 PLA(可編程邏輯陣列)、 FPLA(現場可編程邏輯陣列)、 PAL(可編程陣列邏輯)GAL(通用陣列邏輯 )EPLD( 可擦除的可編程邏輯器件 )、 FPGA( 現場可編程門陣列 )、CPLD(復雜可編程邏輯器件)等 其中 ROM、FPLA、PAL 、GAL、EPLD 是出現較早的可編程邏輯器件而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件。 FPGA 是基于查找表結構的而 CPLD是基于乘積項結構的。3.用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯1. VHDL 實現library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity dff_8bit is Port ( clk : in STD_LOGIC; -- 時鐘信號 rst : in STD_LOGIC; -- 同步復位信號高電平有效 d_in : in STD_LOGIC_VECTOR(7 downto 0); -- 8 位輸入數據 q_out : out STD_LOGIC_VECTOR(7 downto 0) -- 8 位輸出數據 ); end dff_8bit; architecture Behavioral of dff_8bit is begin process(clk) begin if rising_edge(clk) then if rst 1 then -- 同步復位 q_out (others 0); else q_out d_in; -- 時鐘上升沿采樣輸入 end if; end if; end process; end Behavioral;2. Verilog 實現module dff_8bit ( input clk, // 時鐘信號 input rst, // 同步復位信號高電平有效 input [7:0] d_in, // 8 位輸入數據 output reg [7:0] q_out // 8 位輸出數據 ); always (posedge clk) begin if (rst) q_out 8b0; // 同步復位 else q_out d_in; // 時鐘上升沿采樣輸入 end endmodule3. ABEL 實現MODULE dff_8bit TITLE 8-Bit D Flip-Flop 輸入定義 clk PIN; // 時鐘信號 rst PIN; // 同步復位信號高電平有效 d_in PIN[7..0]; // 8 位輸入數據 輸出定義 q_out PIN[7..0] istype reg; // 8 位寄存器輸出 EQUATIONS q_out.clk clk; // 時鐘驅動 WHEN (rst 1) THEN q_out : 0; // 同步復位 ELSE q_out : d_in; // 采樣輸入 END說明功能在時鐘上升沿采樣輸入d_in輸出q_out在時鐘周期內保持穩(wěn)定。復位支持同步復位復位信號rst為高電平時輸出置零。時序所有操作均在時鐘上升沿觸發(fā)符合同步數字電路設計規(guī)范。注意硬件描述語言HDL描述的是硬件行為與軟件編程語言有本質區(qū)別。以上代碼可直接用于 FPGA/ASIC 綜合。4.請簡述用 EDA 軟件 (如 PROTEL)進行設計 (包括原理圖和 PCB 圖) 到調試出樣機的整個過程在各環(huán)節(jié)應注意哪些問題答完成一個電子電路設計方案的整個過程大致可分(1)原理圖設計 (2)PCB 設計 (3)投板 (4)元器件焊接 (5)模塊化調試 (6)整機調試 。注意問題如下(1)原理圖設計階段注意適當加入旁路電容與去耦電容 注意適當加入測試點和0歐電阻以方便調試時測試用 注意適當加入0歐電阻、電感和磁珠專用于抑制信號線、電源線上的高頻噪聲和尖峰干擾以實現抗干擾和阻抗匹配(2)PCB 設計階段自己設計的元器件封裝要特別注意以防止板打出來后元器件無法焊接 FM 部分走線要盡量短而粗電源和地線也要盡可能粗 旁路電容、晶振要盡量靠近芯片對應管腳 注意美觀與使用方便(3)投板說明自己需要的工藝以及對制板的要求(4)元器件焊接防止出現芯片焊錯位置管腳不對應 防止出現虛焊、漏焊、搭焊等(5)模塊化調試先調試電源模塊然后調試控制模塊然后再調試其它模塊 上電時動作要迅速發(fā)現不會出現短路時在徹底接通電源 調試一個模塊時適當隔離其它模塊 各模塊的技術指標一定要大于客戶的要求(6)整機調試如提高靈敏度等問題5.基爾霍夫定理KCL電路中的任意節(jié)點任意時刻流入該節(jié)點的電流等于流出該節(jié)的電KVL同理6.描述反饋電路的概念列舉他們的應用反饋是將放大器輸出信號 (電壓或電流)的一部分或全部回收到放大器輸入端與輸入信號進行比較 (相加或相減)并用比較所得的有效輸入信號去控制輸出負反饋可以用來穩(wěn)定輸出信號或者增益也可以擴展通頻帶特別適合于自動控制系統(tǒng)。正反饋可以形成振蕩適合振蕩電路和波形發(fā)生電路。7.負反饋種類及其優(yōu)點電壓并聯反饋電流串聯反饋電壓串聯反饋和電流并聯反饋降低放大器的增益靈敏度改變輸入電阻和輸出電阻改善放大器的線性和非線性失真有效地擴展放大器的通頻帶自動調節(jié)作用。8.放大電路的頻率補償的目的是什么有哪些方法頻率補償是為了改變頻率特性減小時鐘和相位差使輸入輸出頻率同步相位補償通常是改善穩(wěn)定裕度相位補償與頻率補償的目標有時是矛盾的不同的電路或者說不同的元器件對不同頻率的放大倍數是不相同的如果輸入信號不是單一頻率就會造成高頻放大的倍數大低頻放大的倍數小 結果輸出的波形就產生了失真 放大電路中頻率補償的目的 一是改善放大電路的高頻特性二是克服由于引入負反饋而可能出現自激振蕩現象使放大器能夠穩(wěn)定工作。 在放大電路中由于晶體管結電容的存在常常會使放大電路頻率響應的高頻段不理想 為了解決這一問題常用的方法就是在電路中引入負反饋。然后 負反饋的引入又引入了新的問題那就是負反饋電路會出現自激振蕩現象所以 為了使放大電路能夠正常穩(wěn)定工作必須對放大電路進行頻率補償。 頻率補償的方法可以分為超前補償和滯后補償 主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性目前使用最多的就是鎖相環(huán)。9.有源濾波器和無源濾波器的區(qū)別無源濾波器這種電路主要有無源元件 R、L 和 C 組成有源濾波器集成運放和 R、C 組成具有不用電感、體積小、重量輕等優(yōu)點。 集成運放的開環(huán)電壓增益和輸入阻抗均很高輸出電阻小構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限 所以目前的有源濾波電路的工作頻率難以做得很高。10.名詞解釋SRAM、SSRAM 、SDRAM、壓控振蕩器 (VCO)SRAM靜態(tài) RAM DRAM動態(tài) RAMSSRAMSynchronous Static 。 Random Access Memory 同步靜態(tài)隨機訪問存儲器它的一種類型的 SRAM。 SSRAM的所有訪問都在時鐘的上升 /下降沿啟動。地址、數據輸入和其它控制信號均與時鐘信號相關。 這一點與異步 SRAM 不同異步 SRAM 的訪問獨立于時鐘數據輸入和輸 出都由地址的變化控制。SDRAMSynchronous DRAM 同步動態(tài)隨機存儲器。11.名詞解釋IRQ、BIOS 、USB、VHDL 、SDR。(1) IRQ中斷請求(2)BIOSBIOS 是英文Basic Input Output System的縮略語直譯過來后中文名稱就是基本輸入輸出系統(tǒng) 。其實它是一組固化到計算機內主板上 一個 ROM 芯片上的程序它保存著計算機最重要的基本輸入輸出的程序、系統(tǒng)設置信息、開機后自檢程序和系統(tǒng)自啟動程序。 其主要功能是為計算機提供最底層的、 最直接的硬件設置和控制。(3) USBUSB 是英文 Universal Serial BUS通用串行總線的縮寫 而其中文簡稱為“通串線是一個外部總線標準用于規(guī)范電腦與外部設備的連接和通訊。(4) VHDLVHDL 的英文全寫是 VHSICVery High Speed Integrated Circuit Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語言。 主要用于描述數字系統(tǒng)的結構、行為、功能和接口。(5) SDR軟件無線電一種無線電廣播通信技術它基于軟件定義的無線 通信協(xié)議而非通過硬連線實現。換言之頻帶、空中接口協(xié)議和功能可通過軟件下載和更新來升級而不用完全更換硬件。SDR針對構建多模式、多頻和多功 能 無線通信設備的問題提供有效而安全的解決方案。12.單片機上電后沒有運轉首先要檢查什么首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓看是否是電源電壓例如常用的 5V。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值看是否正確。然后再檢查晶振是否起振了一般用示波器來看晶振引腳的波形注意應該使用示波器探頭的“ X10”檔。另一個辦法是測量復位狀態(tài)下的 IO 口電平按住復位鍵不放然后測量 IO 口( 沒接外部上拉的 P0 口除外) 的電壓看是否是高電平如果不是高電平則多半是因為晶振沒有起振。另外還要注意的地方是如果使用片內 ROM 的話( 大部分情況下如此現在已經很少有用外部擴 ROM 的了 )一定要將 EA 引腳拉高否則會出現程序亂跑的情況。如果系統(tǒng)不穩(wěn)定的話有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF電容會有所改善。如果電源沒有濾波電容的話 則需要再接一個更大濾波電容例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時就可以并上電容試試 (越靠近芯片越好)。13.最基本的三極管曲線特性答三極管的曲線特性即指三極管的伏安特性曲線包括輸入特性曲線和輸出特性曲線。輸入特性是指三極管輸入回路中加在基極和發(fā)射極的電壓VBE與由它所產生的基極電流 B之間的關系。輸出特性通常是指在一定的基極電流IB控制下三極管的集電極與發(fā)射極之間的電壓 VCE 同集電極電流 IC的關系。14.什么是頻率響應怎么才算是穩(wěn)定的頻率響應簡述改變頻率響應曲線的幾個方法答這里僅對放大電路的頻率響應進行說明。 在放大電路中由于電抗元件 (如電容、電感線圈等)及晶體管極間電容的存在當輸入信號的頻率過低或過高時放大電路的放大倍數的數值均會降低而且還將產生相位超前或之后現象。也就是說放大電路的放大倍數 (或者稱為增益 ) 和輸入信號頻率是一種函數關系我們就把這種函數關系成為放大電路的頻率響應或頻率特性。放大電路的頻率響應可以用幅頻特性曲線和相頻特性曲線來描述如果一個放大電路的幅頻特性曲線是一條平行于x軸的直線( 或在關心的頻率范圍內平行于x 軸 )而相頻特性曲線是一條通過原點的直線 (或在關心的頻率范圍是條通過原點的直線)那么該頻率響應就是穩(wěn)定的 改變頻率響應的方法主要有(1) 改變放大電路的元器件參數 (2) 引入新的元器件來改善現有放大電路的頻率響應 (3) 在原有放大電路上串聯新的放大電路構成多級放大電路。15.給出一個差分運放如何進行相位補償并畫補償后的波特圖答隨著工作頻率的升高放大器會產生附加相移可能使負反饋變成正反饋而引起自激。進行相位補償可以消除高頻自激。相位補償的原理是在具有高放大倍數的中間級利用一小電容C幾十幾百微微法構成電壓并聯負反饋電路。可以使用電容校正、 RC 校正分別對相頻特性和幅頻特性進行修改。 波特圖就是在畫放大電路的頻率特性曲線時使用對數坐標。波特圖由對數幅頻特性和對數相頻特性兩部分組成它們的橫軸采用對數刻度 lgf 幅頻特性的縱軸采用 lg |Au|表示單位為 dB相頻特性的縱軸仍用 φ 表示。16.基本放大電路的種類及優(yōu)缺點廣泛采用差分結構的原因基本放大電路按其接法分為共基、共射、共集放大電路。共射放大電路既能放大電流又能放大電壓輸入電阻在三種電路中居中輸出電阻較大頻帶較窄。共基放大電路只能放大電壓不能放大電流輸入電阻小電壓放大倍數和輸 出電阻與共射放大電路相當頻率特性是三種接法中最好的電路。常用于寬頻帶放大電路。共集放大電路只能放大電流不能放大電壓是三種接法中輸入電阻最大、輸出電阻最小的電路并具有電壓跟隨的特點。常用于電壓大電路的輸入級和輸出級在功率放大電路中也常采用射極輸出的形式。 廣泛采用差分結構的原因是差分結構可以抑制溫度漂移現象。17.給出一差分電路已知其輸出電壓 Y和 Y-求共模分量和差模分量設共模分量是 Yc差模分量是 Yd則可知其輸 YYcYd Y-Yc-Yd 可得 Yc(Y Y-)/2 Yd(Y - Y-)/218.畫出一個晶體管級的運放電路 ,說明原理下圖(a)給出了單極性集成運放C14573的電路原理圖圖 (b)為其放大電路部分圖(a)中T1T2和T7 管構成多路電流源為放大電路提供靜態(tài)偏置電流 把偏置電路簡化后就可得到圖 (b)所示的放大電路部分。 第一級是以 P 溝道管 T3 和 T4 為放大管、以 N 溝道管 T5 和 T6 管構成的電流源為有源負載采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二級電路從 T8 的柵極輸入其輸入電阻非常大所以使第一級具有很強的電壓放大能力。 第二級是共源放大電路以 N 溝道管 T8 為放大管漏極帶有源負載因此也具有很強的電壓放大能力。但其輸出電阻很大因而帶負載能力較差。電容 C 起相位補償作用。19.電阻 R 和電容 C 串聯輸入電壓為 R 和 C 之間的電壓輸出電壓分別為C 上電壓和 R 上電壓求這兩種電路輸出電壓的頻譜判斷這兩種電路何為高通濾波器何為低通濾波器。當 RCT 時給出輸入電壓波形圖繪制兩種電路的輸出波形圖。答當輸出電壓為 C 上電壓時電路的頻率響應為從電路的頻率響應不難看出輸出電壓加在 C 上的為低通濾波器輸出電壓加在 R 上的為高通濾波器RCT 說明信號的頻率遠遠小于濾波器的中心頻率 所以對于第二個電路基本上無輸出第一個電路的輸出波形與輸入波形基本相同。20.選擇電阻時要考慮什么主要考慮電阻的封裝、功率、精度、阻值和耐壓值等。21.在 CMOS 電路中要有一個單管作為開關管精確傳遞模擬低電平這個單管你會用 P 管還是 N 管為什么答用 N 管。N 管傳遞低電平 P 管傳遞高電平。N 管的閾值電壓為正P 管的閾值電壓為負。在 N 管柵極加 VDD在漏極加 VDD那么源級的輸出電壓范圍為 0 到 VDD-Vth 因為 N 管的導通條件是 VgsVth當輸出到達VDD-Vth 時管子已經關斷了。所以當柵壓為 VDD 時源級的最高輸出電壓只能為 VDD-Vth。這叫閾值損失。N 管的輸出要比柵壓損失一個閾值電壓。因此不宜用 N 管傳輸高電平。P 管的輸出也會比柵壓損失一個閾值。同理柵壓為 0 時P 管 源級的輸出電壓范圍為 VDD 到Vth 因此不宜用 P 管傳遞低電平。22.畫電流偏置的產生電路并解釋?；镜钠秒娏鳟a生電路包括鏡像電流源、比例電流源和微電流源三種。 下面以鏡像電流源電路為例進行說明23.畫出施密特電路求回差電壓。答下圖是用 CMOS 反相器構成的施密特電路因此回差電壓為24.LC 正弦波振蕩器有哪幾種三點式振蕩電路分別畫出其原理圖。答主要有兩種基本類型電容三點式電路和電感三點式電路。下圖中(a)和(b)分別給出了其原理電路及其等效電路25.DAC 和 ADC 的實現各有哪些方法實現 DAC 轉換的方法有權電阻網絡 D/A 轉換倒梯形網絡 D/A 轉換權電流網絡 D/A 轉換、權電容網絡 D/A 轉換以及開關樹形 D/A 轉換等。實現 ADC 轉換的方法有并聯比較型 A/D 轉換反饋比較型 A/D 轉換雙積分型 A/D 轉換和 V-F 變換型 A/D 轉換。26.A/D 電路組成、工作原理A/D 電路由取樣、量化和編碼三部分組成由于模擬信號在時間上是連續(xù)信號而數字信號在時間上是離散信號因此 A/D 轉換的第一步就是要按照奈奎斯特采樣定律對模擬信號進行采樣。又由于數字信號在數值上也是不連續(xù)的也就是說數字信號的取值只有有限個數值因此需要對采樣后的數據盡量量化使其量化到有效電平上編碼就是對量化后的數值進行多進制到二進制二進制的轉換。27.為什么一個標準的倒相器中 P 管的寬長比要比 N 管的寬長比大和載流子有關 P 管是空穴導電N 管電子導電電子的遷移率大于空穴同樣的電場下 N 管的電流大于 P 管因此要增大 P 管的寬長比使之對稱 這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電和放電是時間相等。28.鎖相環(huán)有哪幾部分組成 ?鎖相環(huán)路是一種反饋控制電路簡稱鎖相環(huán) PLL鎖相環(huán)的特點是利用外部輸入的參考信號控制環(huán)路內部振蕩信號的頻率和相位。因鎖相環(huán)可以實現輸出信號頻率對輸入信號頻率的自動跟蹤所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中當輸出信號的頻率與輸入信號的頻率相等時輸出電壓與輸入電壓保持固定的相位差值即輸出電壓與輸入電壓的相位被鎖住這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器 PD、環(huán)路濾波器LF和壓控振蕩器 VCO三部分組成。鎖相環(huán)中的鑒相器又稱為相位比較器它的作用是檢測輸入信號和輸出信號的相位差并將檢測出的相位差信號轉換成電壓信號輸出該信號經低通濾波器濾波后形成壓控振蕩器的控制電壓對振蕩器輸出信號的頻率實施控制。29.用邏輯門和 COMS 電路實現 ABCD這里使用與非門實現圖(a)給出了用與非門實現 ABCD圖(b) 給出了用 CMOS 電路組成的與非門將圖 (b)代入圖(a) 即可得到用 CMOS 電路實現 ABCD 的電路。30.用一個二選一 mux 和一個 inv 實現異或假設輸入信號為 A、B 輸出信號為 YA’BAB ’。則用一個二選一 mux和一個 inv 實現異或的電路如下圖所示31.給了 reg 的 Setup 和 Hold 時間求中間組合邏輯的 Delay 范圍假設時鐘周期為 Tclk reg 的 Setup 和 Hold 時間分別記為 Setup 和 Hold。 則有32.如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當 一 個觸發(fā)器進入亞穩(wěn)態(tài)時既無法預測該單元的輸出電平也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間觸發(fā)器輸出一些中間級電平或者可能處于振蕩狀態(tài)并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯式傳播下去。解決方法主要有 (1)降低系統(tǒng)時鐘(2)用反應更快的 FF(3) 引入同步機制防止亞穩(wěn)態(tài)傳播 (4)改善時鐘質量用邊沿變化快速的時鐘信號 (5)使用工藝好、時鐘周期裕量大的器件。33.集成電路前端設計流程寫出相關的工具。集成電路的前端設計主要是指設計 IC 過程的邏輯設計、功能仿真而后端設計則是指設計 IC 過程中的版圖設計、制板流片。前端設計主要負責邏輯實現通常是使用 verilog/VHDL 之類語言進行行為級的描述。而后端設計主要負責將前端的設計變成真正的 schematiclayout流片量產。集成電路前端設計流程可以分為以下幾個步驟 (1)設計說明書(2)行為級描述及仿真(3)RTL級描述及仿真 (4)前端功能仿真。硬件語言輸入工具有 SUMMITVISUALHDL MENTOR 和 RENIOR 等 圖形輸入工具有: Composer(cadence) Viewlogic (viewdraw)等數字電路仿真工具有VerologCADENCE 、Verolig-XL、SYNOPSYS、VCS 、MENTOR、 Modle-sim 。VHDLCADENCE 、NC-vhdl、 SYNOPSYS、VSS 、MENTOR、 Modle-sim 。模擬電路仿真工具 HSpice Pspice。34.是否接觸過自動布局布線 ,請說出一兩種工具軟件自動布局布線需要哪些基本元素Protel99se ORcad Allegro Pads2007 powerpcb 焊盤 阻焊層 絲印層 互聯線 注意模擬和數字分區(qū)域放置 敏感元件應盡量避免噪聲干擾 信號完整性 電源去耦35.描述你對集成電路工藝的認識。集成電路是采用半導體制作工藝在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件并按照多層布線或遂道布線的方法將元器件組合成完整的電子電路。一按功能結構分類模擬集成電路和數字集成電路二按制作工藝分類厚膜集成電路和薄膜集成電路。三按集成度高低分類小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路四按導電類型不同分類雙極型集成電路和單極型集成電路。 雙極型集成電路的制作工藝復雜功耗較大代表集成電路有 TTL、ECL 、HTL、 LST-TL、STTL 等類型單極型集成電路的制作工藝簡單功耗也較低易于制成大規(guī)模集成電路代表集成電路有 CMOS、NMOS 、PMOS 等類型。36.列舉幾種集成電路典型工藝工藝上常提到 0.25,0.18 指的是什么制造工藝我們經常說的 0.18 微米、0.13 微米制程就是指制造工藝了。制造工藝直接關系到 cpu 的電氣性能而 0.18 微米、 0.13 微米這個尺度就是指的是 cpu 核心中線路的寬度,MOS 管是指柵長。37.請描述一下國內的工藝現狀。近年來國內半導體工藝發(fā)展迅速但仍與全球領先水平存在差距成熟制程28nm及以上節(jié)點已實現大規(guī)模量產廣泛應用于物聯網、汽車電子等領域。先進制程14nm工藝逐步成熟7nm及以下節(jié)點處于研發(fā)階段需突破光刻機等設備限制。特色工藝在射頻、功率半導體如IGBT等領域具備競爭力如$ ext{GaN} $、$ ext{SiC} $器件。設備與材料光刻膠、大硅片等部分材料依賴進口國產化率逐步提升。38.半導體工藝中摻雜有哪幾種方式摻雜通過引入雜質改變半導體電學特性主要方式包括1.離子注入Ion Implantation原理將離子加速后注入晶圓通過控制能量$ E $和劑量$ Phi $調節(jié)摻雜濃度與深度。優(yōu)勢精度高摻雜深度$ R_p propto sqrt{E} $可獨立控制濃度與結深。應用形成源漏區(qū)、阱區(qū)等。2.擴散Diffusion原理高溫下$ 800^circ ext{C}-1000^circ ext{C} $使雜質原子從表面向內部擴散濃度梯度服從菲克定律$$ frac{partial C}{partial t} D frac{partial^2 C}{partial x^2} $$其中$ D $為擴散系數。分類預沉積恒定表面濃度擴散。再分布有限雜質總量擴散。應用形成深結如雙極晶體管基區(qū)。3.激光摻雜Laser Doping原理激光熔化半導體表面并引入雜質實現選擇性區(qū)域摻雜。優(yōu)勢低溫工藝適用于柔性器件等特殊場景。4.原位摻雜In-situ Doping原理在薄膜生長如外延過程中直接摻入雜質原子。應用多晶硅柵極、外延層摻雜。注離子注入與擴散常結合使用注入后需退火激活雜質并修復晶格損傷。39.描述 CMOS 電路中閂鎖效應產生的過程及最后的結果。Latch-up 閂鎖效應又稱寄生 PNPN 效應或可控硅整流器 ( SCR, Silicon Controlled Rectifier )效應。在整體硅的 CMOS 管下不同極性攙雜的區(qū)域間都會構成 P-N 結而兩個靠近的反方向的 P-N 結就構成了一個雙極型的晶體三極管。因此 CMOS 管的下面會構成多個三極管這些三極管自身就可能構成一個電路。這就是 MOS 管的寄生三極管效應。如果電路偶爾中出現了能夠使三極管開通的條件這個寄生的電路就會極大的影響正常電路的運作會使原本的 MOS 電路承受比正常工作大得多的電流可能使電路迅速的燒毀。 Latch-up 狀態(tài)下器件在電源與地之間形成短路造成大電流、 EOS電過載和器件損壞。40.解釋 latch-up 現象和 Antenna effect 和其預防措施。1. Latch-up 現象 (閂鎖效應)現象解釋Latch-up 是 CMOS 集成電路中一種潛在的有害狀態(tài)。它源于 CMOS 工藝本身固有的寄生雙極型晶體管結構通常是一個寄生的 PNPN 晶閘管結構。當電路受到外部干擾如電壓過沖、電流注入、輻射粒子或內部開關瞬態(tài)影響時這些寄生晶體管可能被意外觸發(fā)導通。 一旦觸發(fā)寄生晶閘管會形成一個從電源$V_{DD}$到地$V_{SS}$的低阻抗通路導致非常大的電流流過。這個狀態(tài)是自鎖的即使觸發(fā)信號消失大電流狀態(tài)也會持續(xù)直到電源被切斷或器件因過熱而燒毀。Latch-up 會導致芯片功能失效甚至永久損壞。預防措施版圖設計優(yōu)化縮短阱接觸距離在阱區(qū)N-well 和 P-well內放置盡可能多的阱接觸Substrate Contact / Well Tap并使其靠近源/漏區(qū)以降低阱電阻削弱寄生雙極晶體管的增益。使用保護環(huán)在器件周圍添加包圍著的、接地的 P 保護環(huán)圍繞 NMOS和接電源的 N 保護環(huán)圍繞 PMOS可以收集可能觸發(fā) latch-up 的少數載流子空穴或電子。增加源/漏區(qū)接觸孔確保源/漏區(qū)有足夠的接觸孔降低其電阻。工藝優(yōu)化采用外延工藝在高摻雜的襯底上生長一層低摻雜的外延層可以有效抑制寄生雙極晶體管的增益。設計規(guī)則遵守代工廠提供的設計規(guī)則手冊中關于阱接觸密度、保護環(huán)間距等要求。電路設計避免過大的電壓擺幅或電流浪涌在 I/O 端口添加 ESD 保護電路本身也需防 latch-up合理設計電源管理電路。使用絕緣襯底如 SOI 技術從根本上隔離了 N-well 和 P-substrate消除了產生寄生晶閘管的路徑。2. Antenna Effect (天線效應)現象解釋Antenna effect 是在半導體制造工藝主要是等離子體刻蝕和化學機械拋光 CMP中出現的一種可靠性問題。當一塊金屬或多晶硅導線在制造過程中尚未與柵極形成連接時即該導線是“浮空”的它在等離子體工藝步驟如刻蝕、去膠、淀積中會像一個天線一樣收集電荷。如果累積的電荷過多且無處釋放當最終連接到晶體管的薄柵氧化層時這些電荷會瞬間通過柵氧放電。 柵氧化層非常薄對高壓敏感。這種放電可能導致柵氧受到損傷形成陷阱甚至被擊穿形成永久性短路從而降低器件的可靠性或直接導致器件失效。預防措施版圖設計優(yōu)化 (主要方法)跳層金屬避免長導線在低層金屬上直接連接到柵極。盡量使用上層金屬走線在連接到柵極之前通過通孔跳到上層金屬這樣在制造下層金屬時上層金屬還未形成長導線就不會在關鍵步驟中處于“浮空”狀態(tài)。添加保護二極管在長導線連接到柵極之前先將導線通過一個反向偏置的二極管通常連接到地$V_{SS}$或電源$V_{DD}$進行放電。這樣在等離子體工藝中積累的電荷可以通過二極管釋放到電源或地線避免在連接到柵極時瞬間放電?？s短柵極連接前導線長度減少連接到柵極之前導線的面積長度降低其收集電荷的能力。工藝優(yōu)化調整等離子體工藝參數如功率、時間盡量減少電荷積累。在工藝步驟間增加電荷消散時間。設計規(guī)則檢查利用 EDA 工具進行 Antenna Rule Check識別并報告違反天線比規(guī)則的結構。天線比通常定義為連接到柵極前導線的面積 / 柵極面積。代工廠會設定一個最大允許的天線比閾值。總結Latch-up 和 Antenna effect 都是 CMOS 集成電路制造和設計中需要重點關注的可靠性問題。Latch-up 源于寄生晶閘管結構被觸發(fā)導致大電流短路其預防主要通過優(yōu)化版圖阱接觸、保護環(huán)和采用外延工藝等。Antenna effect 則是在工藝過程中長導線收集電荷后損傷柵氧其預防主要依靠版圖設計策略跳層金屬、保護二極管和設計規(guī)則檢查。兩者都需要在設計階段充分考慮并在制造工藝中進行控制。41.什么叫窄溝效應當 JFET 或 MESFET 溝道較短1um 的情況下這樣的器件溝道內電場很高載流子民飽合速度通過溝道因而器件的工作速度得以提高載流子漂移速度通常用分段來描述認為電場小于某一臨界電場時漂移速度與近似與電場強成正比遷移率是常數當電場高于臨界時速度飽和是常數。所以在短溝道中速度是飽和的漏極電流方程也發(fā)生了變化這種由有況下飽和電流不是由于溝道夾斷引起的而是由于速度飽和。42.用波形表示 D 觸發(fā)器的功能。以電平觸發(fā)為例進行說明 D 觸發(fā)器的功能描述如下當時鐘信號為低電平時觸發(fā)器不工作處于維持狀態(tài)。當時鐘信號為高電平時 D 觸發(fā)器的功能為 若 D0則觸發(fā)器次態(tài)為 0若 D1則觸發(fā)器次態(tài)為 1。下圖以波形形式來描述 D 觸發(fā)器的功能43.用傳輸門和倒向器組成的邊沿D觸發(fā)器如下圖44.畫狀態(tài)機接受 1、2 、5 分錢的賣報機每份報紙 5 分錢。取投幣信號為輸入邏輯變量投入一枚 5 分硬幣是用 A1 表示未投入時用 A0 表示投入一枚 2 分硬幣是用 B1 表示未投入時用 B0 表示投入一枚 1 分硬幣是用 C1 表示未投入時用 C0 表示。由于每次最多只能投入一 枚硬幣因此除了 ABC000、 ABC001、 ABC010 和 ABC100 四種狀態(tài)為 合法狀態(tài)其它四種狀態(tài)為非法狀態(tài)。假設投入 3 個 2 分硬幣或者投入 4個 1 分硬幣和 1 個 2 分硬幣后賣報機在給出報紙的同時會找會 1 個 1 分硬幣。這是 輸出變量有兩個分別用 Y 和 Z 表示。給出報紙時 Y1不給時Y0 找回 1 個 1 分硬幣時 Z1 不找時 Z0。同時假定未投幣時賣報機的初始狀態(tài)為 S0 從開始到當前時刻共投入的硬幣面值為 1 分記為 S1 為 2分時記為 S2為 3 分 記為 S3為 4 分時記為 S4。由上面的分析可以畫出該狀態(tài)機的狀態(tài)轉換表如下表所示 (方便起見這里給出輸入變量為非法狀態(tài)時的轉換表 )狀態(tài)圖如下所示45.用與非門等設計全加法器。設加數為 A 和 B 低位進位為 C和為 Sum 進位位為 Cout則用與非門設計的全加器如下圖如果非門也用與非門實現的話只需將與非門的兩個輸入端連接置換到非門即可。46.RS232c 高電平脈沖對應的 TTL 邏輯是首先解釋一下什么是正邏輯和負邏輯。正邏輯用高電平表示邏輯 1用低電平表示邏輯 0。負邏輯用低電平表示邏輯 1用高電平表示邏輯 0。在數字系統(tǒng)的邏輯設計中若采用 NPN 晶體管和 NMOS 管電源電壓是正值一般采 用正邏輯。若采用的是 PNP 管和 PMOS 管電源電壓為負值則采用負邏輯比 較方便。除非特別說明一般電路都是采用正邏輯對于 RS232C 的數據線邏輯 1(MARK)-3V -15V 邏輯 0(SPACE)3 15V因此對應的 TTL 邏輯為負邏輯。47.VCO 是什么什么參數 (壓控振蕩器) ?VCO 即壓控振蕩器在通信系統(tǒng)電路中壓控振蕩器 (VCO)是其關鍵部件特別是在鎖相環(huán)電路、時鐘恢復電路和頻率綜合器等電路中。 VCO 的性能指標主要包括頻率調諧范圍輸出功率 (長期及短期)頻率穩(wěn)定度相位噪聲頻譜純度電調速度推頻系數頻率牽引等。48.什么耐奎斯特定律怎么由模擬信號轉為數字信號。49.用 D 觸發(fā)器做個 4 進制的計數器。由于是 4 進制計數器因此只需兩個 D 觸發(fā)器即可記進位輸出為 Cout時鐘信號為 CLK則利用 D 觸發(fā)器和門電路組成的 4 進制計數器如下圖50.鎖存器、觸發(fā)器、寄存器三者的區(qū)別。觸發(fā)器能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。鎖存器一位觸發(fā)器只能傳送或存儲一位數據而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發(fā)器的時鐘輸入端 CP 連接起來用一個公共的控制信號來控制而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”。寄存器在實際的數字系統(tǒng)中通常把能夠用來存儲一組二進制代碼的同步時序邏輯電路稱為寄存器。由于觸發(fā)器內有記憶功能因此利用觸發(fā)器可以方便地構成寄存器。由于一個觸發(fā)器能夠存儲一位二進制碼所以把 n 個觸發(fā)器的時鐘端口連接起來就能構成一個存儲 n 位二進制碼的寄存器。區(qū)別從寄存數據的角度來年寄存器和鎖存器的功能是相同的它們的區(qū)別在于寄存器是同步時鐘控制而鎖存器是電位信號控制。可見寄存器和鎖存器具有不同的應用場合取決于控制方式以及控制信號和數據信號之間的時間關系若數據信號有效一定滯后于控制信號有效則只能使用鎖存器若數據信號提前于控制信號到達并且要求同步操作則可用寄存器來存放數據。51.D 觸發(fā)器和 D 鎖存器的區(qū)別。D 觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元鎖存器指一個由信號而不是時鐘控制的電平敏感的設備。鎖存器通過鎖存信號控制不鎖存數據時輸出端的信號隨輸入信號變化就像信號通過緩沖器一樣一旦鎖存信號起鎖存作用則數據被鎖住輸入信號不起作用。52.有源濾波器和無源濾波器的原理及區(qū)別。濾波器是一種對信號的頻率具有選擇性的電路其功能就是使特定頻率范圍內的信號通過而組織其它頻率信號通過。其原理就是當不同頻率的信號通過該電路時具有不同的幅度衰減通帶內的信號衰減很小而阻帶內的信號衰減很大。 若濾波電路僅由無源元件 (電阻、電容、電感)組成則稱為無源濾波器 若濾波電路不僅由無源元件還有有源元件 (雙極型管、單極性管、集成運放 ) 組成 則稱為有源濾波器。其區(qū)別主要體現在以下幾個方面(1) 有源濾波器是電子的無源濾波器是機械的。 (2) 有源濾波器是檢測到某 一設定好的諧波次數后抵消它無源濾波器是通過電抗器與電容器的配合形成某 次諧波通道吸收諧波。 (3) 采用無源濾波器因為有電容器的原因所以可提高功 率因素。采用有源濾波器只是消除諧波與功率因素無關。(4) 有源濾波器造價是 無源濾波器的 3 倍以上技術相對不太成熟且維護成本高無源濾波器造價相對較低技術較成熟安裝后基本免維護。 (5) 有源濾波器用于小電流無源濾 波器可用于大電流。53.IIR FIR 濾波器的異同。IIR 是無限長沖激響應濾波器 FIR 是有限長沖激響應濾波器。兩者的比較如下(1) 在相同的技術指標下IIR 濾波器由于存在著輸出對輸入的反饋所以可用比 FIR 濾波器較少的階數來滿足指標的要求所用的存儲單元少運算次數少 較為經濟 。(2) FIR 濾波器可得到嚴格的線性相位而 IIR 濾波器做不到這一點IIR 濾波器的選擇性越好其相位的非線性越嚴重。因而如果 IIR 濾波器要得到線性相位又要滿足幅度濾波的技術要求必須加全通網絡進行相位校正這同樣會大大增加濾波器的階數。 (3) FIR 濾波器主要采用非遞歸結構因為無論是從理論上還是從實際的有限精度的運算中它都是穩(wěn)定的有限精度運算的誤差也越小。 IIR 濾波器必須采用遞歸結構極點必須在 z 平面單位圓內才能穩(wěn)定對于這種結構運算中的四舍五入處理有時會引起寄生振蕩。 (4) 對于 FIR 濾波器由于沖激響應是有限長的因而可以用快速傅里葉變換算法這樣運算速度可以快得多。 IIR 濾波器則不能這樣運算。 (5) 從設計上看IIR 濾波器可以利用模擬濾波器設計的現成的閉合公式、數據和表格因此計算工作量較小對計算工具要求不高。 FIR 濾波器則一般沒有 現成的設計公式一般 FIR 濾波器設計僅有計算機程序可資利用因而要借助于 計算機。(6) IIR 濾波器主要是設計規(guī)格化的、頻率特性為分段常數的標準低通、高通、帶通、帶阻、全通濾波器。 FIR 濾波器則要靈活得多。54.冒泡排序的原理。冒泡排序 (BubbleSort)的基本概念是依次比較相鄰的兩個數將小數放在前面大數放在后面。即首先比較第 1 個和第 2 個數將小數放前大數放后。然 后比較第 2 個數和第 3 個數將小數放前大數放后如此繼續(xù)直至比較最后兩個數將小數放前大數放后。重復以上過程仍從第一對數開始比較 (因為可能由于第 2 個數和第 3 個數的交換使得第 1 個數不再小于第 2 個數 )將小 數放前大數放后一直比較到最大數前的一對相鄰數將小數放前大數放后 第二趟結束在倒數第二個數中得到一個新的最大數。如此下去直至最終完成排序。由于在排序過程中總是小數往前放大數往后放相當于氣泡往上升所以稱 作冒泡排序。55.操作系統(tǒng)的功能。操作系統(tǒng)是管理系統(tǒng)資源、控制程序執(zhí)行改善人機界面提供各種服務合理組織計算機工作流程和為用戶使用計算機提供良好運行環(huán)境的一種系統(tǒng)軟件。資源管理是操作系統(tǒng)的一項主要任務而控制程序執(zhí)行、擴充機器功能、提供各種服務、方便用戶使用、組織工作流程、改善人機界面等等都可以從資源管理的角度去理解。下面從資源管理的觀點來看操作系統(tǒng)具有的幾個主要功能(1) 處理機管理處理機管理的第一項工作是處理中斷事件。硬件只能發(fā)現中斷事件捕捉它并產生中斷信號但不能進行處理配置了操作系統(tǒng)就能對中斷事件進行處理。處理機管理的第二項工作是處理器調度。處理器是計算機系統(tǒng)中一種稀有和寶貴的資源應該最大限度地提高處理器的利用率。(2) 存儲管理存儲管理的主要任務是管理存儲器資源為多道程序運行提供有力的支撐便于用戶使用存儲資源提高存儲空間的利用率。(3) 設備管理設備管理的主要任務是管理各類外圍設備完成用戶提出的I/O 請求加快 I/O 信息的傳送速度發(fā)揮 I/O 設備的并行性提高I/O 設備的利用率以及提供每種設備的設備驅動程序和中斷處理程序用戶隱蔽硬件細節(jié)提供方便簡單的設備使用方法。(4) 文件管理文件管理是針對系統(tǒng)中的信息資源的管理。在現代計算機中通常把程序和數據以文件形式存儲在外存儲器 (又叫輔存儲器)上供用戶使用這樣外存儲器上保存了大量文件對這些文件如不能采取良好的管理方式就會導致混亂或破壞造成嚴重后果。為此在操作系統(tǒng)中配置了文件管理它的主要任務是對用戶文件和系統(tǒng)文件進行有效管理實現按名存取實現文件的共享、保護和保密保證文件的安全性并提供給用戶一整套能方便使用文件的操作和命令。 (5) 網絡與通信管理。56.IC 設計中同步復位與異步復位的區(qū)別 。同步復位在時鐘沿才復位信號完成復位動作。異步復位不管時鐘只要復位信號滿足條件就完成復位動作。異步復位對復位信號要求比較高不能有毛刺如果其與時鐘關系不確定也可能出現亞穩(wěn)態(tài)。57.Moore 與 Mealy 狀態(tài)機的特征。答Moore 狀態(tài)機的輸出僅與當前狀態(tài)值有關 , 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關 , 而且與當前輸入值有關。58.時鐘周期為 T觸發(fā)器 D1 的建立時間最大為 T1max最小為 T1min。組合邏 輯電路最大延遲為 T2max最小為 T2min。問觸發(fā)器 D2 的建立時間T3 和保 持時間 T4 應滿足什么條件。首先說下建立時間和保持時間的定義。建立時間 (setup time)是指在觸發(fā)器的時鐘信號上升沿到來以前數據穩(wěn)定不變的時間如果建立時間不夠數據將不能在這個時鐘上升沿被打入觸發(fā)器保持時間(hold time) 是指在觸發(fā)器的時鐘信號上升沿到來以后數據穩(wěn)定不變的時間 如果保持時間不夠數據同樣不能被打入觸發(fā)器。Tffpd 觸發(fā)器的輸出響應時間也就是觸發(fā)器的輸出在 clk 時鐘上升沿到來后多長的時間內發(fā)生變化并且穩(wěn)定也可以理解為觸發(fā)器的輸出延時。Tcomb 觸發(fā)器的輸出經過組合邏輯所需要的時間也就是題目中的組合邏輯 延遲。Tsetup 建立時間 Thold 保持時間 Tclk 時鐘周期建立時間容限相當于保護時間這里要求建立時間容限大于等于 0。 保持時間容限保持時間容限也要求大于等于 0。關于保持時間的理解就是在觸發(fā)器 D2 的輸入信號還處在保持時間的時候如果觸發(fā)器 D1 的輸出已經通過組合邏輯到達 D2 的輸入端的話將會破壞 D2 本來應該保持的數據。59.給出某個一般時序電路的圖有 Tsetup、Tdelay、 Tck-q還有 clock的 delay 寫出決定最大時鐘的因素同時給出表達式。TTclkdealyTsetupTcoTdelay TholdTclkdelayTcoTdelay 60.說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑計算信號在這些路徑上的傳播延時檢查信號的建立和保持時間是否滿足時序要求通過對最大路徑延時和最小路徑延時的分析找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑且運行速度很快、占用內存較少不僅可以對芯片設計進行全面的時序功能檢查而且還可利用時序分析的結果來優(yōu)化設計因此靜態(tài)時序分析已經越來越多地被用到數字集成電路設計的驗證中。動態(tài)時序模擬就是通常的仿真因為不可能產生完備的測試向量覆蓋門級網表中的每一條路徑。因此在動態(tài)時序分析中無法暴露一些路徑上可能存在的時序問題。61.畫出 CMOS 電路的晶體管級電路圖實現 YA*BC(DE)此類題目都可以采用一種做法首先將表達式全部用與非門和非門表示然后將用 CMOS 電路實現的非門和與非門代入即可。非門既可以單獨實現也可以用與非門實現(將兩輸入端接在一起即可 )下圖(a)和(b)分別為用CMOS實現的非門和與非門62.利用4選1數據選擇器實現F(x,y,z)xzyz’63.A、 B、C、 D、E 進行投票多數服從少數輸出是 F(也就是如果 A、B 、C、D 、E 中 1 的個數比 0 多那么 F 輸出為 1 否則 F 為 0) 用與非門實現輸入數目沒有限制。記 A 贊成時 A1反對時 A0 B 贊成時 A1反對時 B0 C、 D、E 亦是如此。由于共 5 人投票且少數服從多數因此只要有三人投贊成票即可其他人的投票結果并不需要考慮。基于以上分析下圖給出用與非門實現的電路64.用邏輯門畫出 D 觸發(fā)器65.簡述 latch 和 filp-flop 的異同本題即問鎖存器與觸發(fā)器的異同。觸發(fā)器能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。鎖存器一位觸發(fā)器只能傳送或存儲一位數據而在實際工作中往往希望一次傳送或存儲多位數據。為此可把多個觸發(fā)器的時鐘輸入端 CP 連接起來用一個公共的控制信號來控制而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱為“鎖存器”。66.LATCH 和 DFF 的概念和區(qū)別。本題即問 D 鎖存器與 D 觸發(fā)器的概念與區(qū)別。 D 觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元鎖存器指一個由信號而不是時鐘控制的電平敏感的設備鎖存器通過鎖存信號控制不鎖存數據時輸出端的信號隨輸入信號變化就像信號通過緩沖器一樣一旦鎖存信號起鎖存作用則數據被鎖住輸入信號不起作用。67.latch 與 register 的區(qū)別為什么現在多用 register。行為級描述中 latch 如何產生的latch 是電平觸發(fā)register 是邊沿觸發(fā) register 在同一時鐘邊沿觸發(fā)下動作符合同步電路的設計思想而 latch 則屬于異步電路設計往往會導致時序分析困難不適當的應用 latch 則會大量浪費芯片資源。68.實現16分頻需要多少個觸發(fā)器電路英特爾69.用 filp-flop 和 logic-gate 設計一個 1 位加法器輸入 carryin和 current-stage 輸出 carryout 和 next-stage.考設計具有輸入輸出緩沖功能的加法器這樣理解的話題目做起來很簡單只要將輸入和輸出各加一個觸發(fā)器作為數據鎖存器即可也就是需要 4 個觸發(fā)器。加法功能完全由門電路實現。70.實現 N 位 Johnson CounterN5首先給大家解釋下 Johnson CounterJohnson Counter 即約翰遜計數器又稱扭環(huán)形計數器是移位寄存器型計數器的一種由于環(huán)形計數器的電路狀態(tài)利用率較低為了在不改變移位寄存器內部結構的條件下提高環(huán)形計數器的電路狀態(tài)利用率只能從改變反饋邏輯電路上想辦法。 事實上任何一種移位寄存器型計數器的結構都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數表達式可寫成71.Cache 的主要作用是什么它與 Buffer DSP有何區(qū)別。Cache 即是高速緩沖存儲器Cache 是一個高速小容量的臨時存儲器可以用高速的靜態(tài)存儲器芯片實現 或者集成到 CPU 芯片內部存儲 CPU 最經常訪問的指令或者操作數據Buffer 與 Cache 操作的對象不一樣。Buffer(緩沖) 是為了提高內存和硬盤 (或其他 I/0 設備 )之間的數據交換的速度而設計的。 Cache(緩存) 是為了提高 cpu 和內 存之間的數據交換速度而設計也就是平常見到的一級緩存、二級緩存、三級緩 存等。嵌入式 DSP 處理器(Embedded Digital Signal Processor, EDSP) 對系統(tǒng)結構和指令進行了特殊設計使其適合于執(zhí)行 DSP 算法編譯效率較高指令執(zhí)行速度也較高。在數字濾波、 FFT、譜分析等方面 DSP 算法正在大量進入嵌入式領域 DSP 應用正從在通用單片機中以普通指令實現 DSP 功能過渡到采用嵌入式 DSP 處理器。嵌入式 DSP 處理器有兩個發(fā)展來源一是 DSP 處理器經過單片化、EMC 改造、增加片上外設成為嵌入式 DSP 處理器TI 的TMS320C2000 /C5000 等屬于此范疇二是在通用單片機或 SOC 中增加 DSP 協(xié)處理器例如 Intel 的 MCS-296 和 Infineon(Siemens)的 TriCore。72.DSP 和通用處理器在結構上有什么不同與通用處理器相比 DSP 屬于專用處理器它是為了實現實時數字信號處理而專門設計的。在結構上 DSP 一般采用哈佛結構即數據緩存和指令緩存相分開。 DSP 有專門的乘加指令一次乘加只需一個指令周期即可完成、而通用處理器中的乘法一般使用加法實現的一次乘法需要消耗較多的指令周期。73.用你熟悉的設計方式設計一個可預置初值的 7 進制循環(huán)計數器15 進制的呢這里選擇用十六進制計數器 74LS161 實現原理很簡單用 74LS161 實現N(N16)進制計數器只需當計數器從 0000 增加到 N-1 時讓 74LS161 清零即可。 對于 7 進制當增加到 6(0110)時將計數器清零即可。下面簡單介紹下74LS161下圖為 74LS161 的原理圖管腳說明 A、B 、C、 D數據輸入端 QA、 QB、QC 、QD數據輸出端 RCO進位輸出端 CLRN異步清零端低電平有效 LDN同步并行置入控制端低電平有效ENT、ENP 計數控制端高電平有效。下圖為用 74LS161 設計的可預置初值的 7 進制循環(huán)計數器 D3 D2 D1D0為預置數輸入端。如果想設計 15 進制只要在 QD QC QB QA1110 時將 CLRN 置低即可。74.BLOCKING 和 NONBLOCKING 賦值的區(qū)別。非阻塞賦值塊內的賦值語句同時賦值一般用在時序電路描述中 阻塞賦值完成該賦值語句后才能做下一句的操作一般用在組合邏輯描述。75.PCI 總線的含義是什么 PCI 總線的主要特點是什么PCI 的英文全稱為 Peripheral Component Interconnect。即外部設備互聯總線 是于1993年推出的 PC 局部總線標準。PCI 總線可以分為 32 位總線和 64 位總線 兩種一般 PC 機使用 32 位 PCI 總線服務器和高級工作站都帶有 64 位 PCI 總線。 PCI 總線的主要特點是傳輸速度高目前可實現 66M的工作頻率在 64 位 總線寬度下可達到突發(fā) Burst傳輸速率 264MB/s是通常 ISA 總線的 300 倍 可以滿足大吞吐量的外設的需求。76.請繪制一個包含6個晶體管的典型SRAM存儲單元示意圖標示出哪些節(jié)點可以存儲數據以及哪個節(jié)點是字線控制端。77.有一個 LDO 芯片將用于對手機供電需要你對它進行評估你將如何設計你的測試項目。LDO 為低壓差線性穩(wěn)壓器這里將其用于對手機供電。需要評估的指標主要有兩個LDO 的供電電流和供電電壓、LDO 的輸出電壓噪聲抑制比。由于手機是電池供電因此測試該 LDO 芯片是最好選用鋰電池給芯片供電。 供電電流與供電電壓的測試選擇一臺具有存儲功能的示波器在對應測試點測試芯片的輸出電壓和輸出電流 (可能需要用數字萬用表測 )觀察結果看起輸出電壓與輸出電流是否滿足手機的正常工作要求。 輸出電壓噪聲抑制比這個也許需要更精確的儀器去測了我不是很懂希望大家指教。 芯片性能的測試需要長時間測試而且需要在不同環(huán)境下測試如改變溫度、 濕度或者在移動條件下測試。此外還要測試輸入電壓發(fā)生變化時輸出電壓和輸出電流的變化。