上海cms模板建站,discuz 分類網(wǎng)站, 天堂資源地址在線,一個(gè)ip地址上可以做幾個(gè)網(wǎng)站嗎從零推導(dǎo)一位全加器#xff1a;如何用邏輯門“教會”芯片做加法#xff1f;你有沒有想過#xff0c;當(dāng)你寫下5 7的時(shí)候#xff0c;計(jì)算機(jī)究竟是怎么算出12的#xff1f;它不像我們從小背九九乘法表那樣“記住”所有結(jié)果。相反#xff0c;它的大腦里有一套極其精密的數(shù)字…從零推導(dǎo)一位全加器如何用邏輯門“教會”芯片做加法你有沒有想過當(dāng)你寫下5 7的時(shí)候計(jì)算機(jī)究竟是怎么算出12的它不像我們從小背九九乘法表那樣“記住”所有結(jié)果。相反它的大腦里有一套極其精密的數(shù)字電路系統(tǒng)而這一切運(yùn)算的起點(diǎn)正是一個(gè)看似簡單的模塊——一位全加器Full Adder。別小看這個(gè)名字聽起來平平無奇的電路它是現(xiàn)代CPU、GPU乃至AI加速器中數(shù)百萬個(gè)算術(shù)單元的基石。哪怕是最先進(jìn)的處理器其內(nèi)部的加減操作也歸根結(jié)底是由一個(gè)個(gè)這樣的“加法細(xì)胞”協(xié)同完成的。今天我們就來親手“造一次輪子”從最原始的真值表出發(fā)一步步推導(dǎo)出一位全加器的完整邏輯表達(dá)式并最終寫出可綜合的Verilog代碼。這個(gè)過程不僅關(guān)乎公式和門電路更是一次對組合邏輯設(shè)計(jì)方法論的深度實(shí)踐。加法器不只是“相加”理解它的輸入與輸出在數(shù)字世界里一切都要被拆解為0和1。我們要實(shí)現(xiàn)的是兩個(gè)二進(jìn)制位相加但問題來了如果前一位產(chǎn)生了進(jìn)位怎么辦這就引出了兩種基本加法器的區(qū)別半加器Half Adder只能處理兩個(gè)輸入 $ A $ 和 $ B $沒有考慮來自低位的進(jìn)位。全加器Full Adder, FA多了一個(gè)輸入 $ C_{in} $專門用來接收上一位的進(jìn)位信號。所以一位全加器要處理三個(gè)輸入- $ A $第一個(gè)操作數(shù)- $ B $第二個(gè)操作數(shù)- $ C_{in} $來自低位的進(jìn)位輸入它會輸出兩個(gè)結(jié)果- $ S $當(dāng)前位的求和結(jié)果Sum- $ C_{out} $是否向高位產(chǎn)生新的進(jìn)位舉個(gè)例子二進(jìn)制1 1 1即十進(jìn)制1113每一位都是1那么這一位的結(jié)果是1因?yàn)?的二進(jìn)制是11末位是1同時(shí)還要向高位進(jìn)1。換句話說- 輸入$ A1, B1, C_{in}1 $- 輸出$ S1, C_{out}1 $這正是全加器的工作場景。真值表讓數(shù)據(jù)自己說話既然有3個(gè)輸入總共就有 $ 2^3 8 $ 種組合。我們可以窮舉所有情況列出完整的真值表$A$$B$$C_{in}$$S$$C_{out}$0000000110010100110110010101011100111111先觀察和輸出 $ S $- 只有當(dāng)輸入中有奇數(shù)個(gè)1時(shí)$ S 1 $- 否則 $ S 0 $這不就是典型的異或XOR特性嗎回憶一下$ X oplus Y $ 表示“不同為1相同為0”。擴(kuò)展到三位自然就是 $ A oplus B oplus C_{in} $。再看進(jìn)位輸出 $ C_{out} $- 出現(xiàn)進(jìn)位的情況是第4、6、7、8行 → 對應(yīng)最小項(xiàng) $ m(3,5,6,7) $- 換句話說只要至少有兩個(gè)輸入為1就會產(chǎn)生進(jìn)位 —— 這是一種“多數(shù)表決”邏輯現(xiàn)在的問題是我們能不能把這些規(guī)律轉(zhuǎn)化成可以用硬件實(shí)現(xiàn)的布爾表達(dá)式推導(dǎo)和輸出 $ S $三變量異或的本質(zhì)我們先從 $ S $ 開始因?yàn)樗雌饋碜钪庇^。根據(jù)真值表$ S 1 $ 的情況出現(xiàn)在輸入為(0,0,1)、(0,1,0)、(1,0,0)、(1,1,1)時(shí)對應(yīng)最小項(xiàng)$$S ar{A}ar{B}C_{in} ar{A}Bar{C_{in}} Aar{B}ar{C_{in}} ABC_{in}$$這個(gè)表達(dá)式有點(diǎn)復(fù)雜試著分組化簡$$S (ar{A}ar{B}C_{in} ABC_{in}) (ar{A}Bar{C_{in}} Aar{B}ar{C_{in}}) C_{in}( ar{A}ar{B} AB ) ar{C_{in}}( ar{A}B Aar{B} )$$注意到- $ ar{A}B Aar{B} A oplus B $- $ ar{A}ar{B} AB overline{A oplus B} $代入得$$S C_{in} cdot overline{(A oplus B)} ar{C_{in}} cdot (A oplus B)$$這其實(shí)是一個(gè)標(biāo)準(zhǔn)的選擇器結(jié)構(gòu)當(dāng) $ C_{in} 0 $ 時(shí)選 $ A oplus B $當(dāng) $ C_{in} 1 $ 時(shí)選反相后的值。而這正是異或的定義也就是說$$S (A oplus B) oplus C_{in} A oplus B oplus C_{in}$$結(jié)論成立。這意味著我們只需要兩級 XOR 門就能得到和輸出在CMOS電路中延遲低、面積小非常高效。推導(dǎo)進(jìn)位輸出 $ C_{out} $抓住“生成”與“傳播”的本質(zhì)接下來是關(guān)鍵部分$ C_{out} $。從真值表提取 $ C_{out} 1 $ 的情形對應(yīng)最小項(xiàng)$$C_{out} sum m(3,5,6,7) ar{A}BC_{in} Aar{B}C_{in} ABar{C_{in}} ABC_{in}$$我們嘗試合并項(xiàng)$$C_{out} C_{in}(ar{A}B Aar{B}) AB(ar{C_{in}} C_{in}) C_{in}(A oplus B) AB cdot 1 AB (A oplus B)C_{in}$$漂亮得到了一個(gè)極具工程意義的表達(dá)式$$C_{out} AB (A oplus B)C_{in}$$這個(gè)公式可以這樣理解$ G AB $稱為進(jìn)位生成項(xiàng)Generate。只要 $ A $ 和 $ B $ 都是1不管有沒有進(jìn)位輸入本位一定會向高位進(jìn)1。$ P A oplus B $稱為進(jìn)位傳播項(xiàng)Propagate。表示如果 $ A $ 和 $ B $ 不同則當(dāng)前位是否會進(jìn)位完全取決于 $ C_{in} $ 是否為1。所以整個(gè)進(jìn)位輸出就可以寫成進(jìn)位 自己生成的 可能傳過來的這種“生成-傳播”思想不僅是理解全加器的關(guān)鍵更是后續(xù)高性能加法器如超前進(jìn)位加法器CLA的設(shè)計(jì)基礎(chǔ)。Verilog實(shí)現(xiàn)把數(shù)學(xué)變成可運(yùn)行的硬件模塊有了這兩個(gè)核心公式- $ S A oplus B oplus C_{in} $- $ C_{out} AB (A oplus B)C_{in} $我們就可以寫出簡潔高效的Verilog代碼了module full_adder ( input A, input B, input Cin, output S, output Cout ); wire sum_ab; assign sum_ab A ^ B; assign S sum_ab ^ Cin; assign Cout (A B) | (sum_ab Cin); endmodule關(guān)鍵設(shè)計(jì)考量中間信號命名使用sum_ab緩存 $ A oplus B $避免重復(fù)計(jì)算提高可讀性和綜合效率可綜合性保障全部使用基本邏輯操作符^,,|確保EDA工具能準(zhǔn)確映射為實(shí)際門電路接口清晰支持直接例化構(gòu)建多位加法器關(guān)鍵路徑分析$ C_{in} ightarrow C_{out} $ 路徑經(jīng)過 XOR → AND → OR共三級門延遲通常是性能瓶頸所在。?? 提示在高速設(shè)計(jì)中建議采用結(jié)構(gòu)化描述方式明確指定門級元件如and,or,xor實(shí)例化以便精確控制布局布線與時(shí)序優(yōu)化。怎么用四位行波進(jìn)位加法器實(shí)戰(zhàn)單個(gè)全加器只能算一位真正的n位加法需要將多個(gè)FA級聯(lián)起來。比如四位行波進(jìn)位加法器Ripple Carry Adder, RCA就是這樣連接的A3 B3 A2 B2 A1 B1 A0 B0 ││ ││ ││ ││ ┌────┴┴────┐ ┌───┴┴───┐ ┌───┴┴───┐ ┌───┴┴───┐ │ Full │ │ Full │ │ Full │ │ Full │ C3 ←┤ Adder ├──┤ Adder ├──┤ Adder ├──┤ Adder ├──→ C0_in (通常接地) │ │ │ │ │ │ │ │ └────┬────┘ └───┬────┘ └───┬────┘ └───┬────┘ S3 S2 S1 S0工作流程如下1. 最低位 FA? 接收 $ A_0, B_0, C_{in}0 $輸出 $ S_0 $ 和 $ C_1 $2. 第二位 FA? 接收 $ A_1, B_1, C_1 $輸出 $ S_1 $ 和 $ C_2 $3. ……直到最高位輸出 $ S_3 $ 和最終進(jìn)位 $ C_4 $總延遲約為 $ 4 imes t_{FA} $其中 $ t_{FA} $ 是單個(gè)FA的傳播延遲。雖然結(jié)構(gòu)簡單、易于實(shí)現(xiàn)但這種串行進(jìn)位方式有個(gè)致命缺點(diǎn)延遲隨位寬線性增長。在64位系統(tǒng)中最壞情況下進(jìn)位要“爬”過64級邏輯門嚴(yán)重限制主頻提升。如何突破速度瓶頸下一代加法器演進(jìn)方向面對RCA的速度天花板工程師們提出了多種優(yōu)化方案方案一超前進(jìn)位加法器Carry Look-Ahead Adder, CLA利用前面提到的 $ G_i A_iB_i $、$ P_i A_i oplus B_i $ 概念提前預(yù)測各級進(jìn)位。例如- $ C_1 G_0 P_0 C_0 $- $ C_2 G_1 P_1 G_0 P_1 P_0 C_0 $- $ C_3 G_2 P_2 G_1 P_2 P_1 G_0 P_2 P_1 P_0 C_0 $這些表達(dá)式不含遞歸依賴可以用并行邏輯同時(shí)計(jì)算出來大幅縮短關(guān)鍵路徑。代價(jià)是電路復(fù)雜度上升尤其在高位寬時(shí)扇入過大需采用樹狀結(jié)構(gòu)拆分。方案二進(jìn)位選擇加法器Carry Select Adder核心思想是“預(yù)判未來”為每一段同時(shí)計(jì)算 $ C_{in}0 $ 和 $ C_{in}1 $ 兩種情況下的結(jié)果等真實(shí)進(jìn)位到來后通過多路選擇器MUX挑出正確答案。犧牲面積換取速度常見于高性能流水線設(shè)計(jì)。方案三Manchester進(jìn)位鏈在動(dòng)態(tài)邏輯或傳輸門設(shè)計(jì)中使用預(yù)充電/評估機(jī)制構(gòu)建高速進(jìn)位傳播路徑曾在早期微處理器中廣泛應(yīng)用。這類結(jié)構(gòu)對工藝敏感但在特定場景下仍具優(yōu)勢。設(shè)計(jì)實(shí)踐中必須注意的四個(gè)坑即使是最基礎(chǔ)的全加器在真實(shí)芯片設(shè)計(jì)中也有不少細(xì)節(jié)需要注意坑點(diǎn)1扇入限制導(dǎo)致性能下降單個(gè)邏輯門最多只能接4~6個(gè)輸入。若直接實(shí)現(xiàn)CLA中的高扇入OR門如 $ C_4 $ 含多項(xiàng)會導(dǎo)致驅(qū)動(dòng)不足、延遲劇增。應(yīng)改用兩級或多級樹形結(jié)構(gòu)如AND-OR樹來分解?？狱c(diǎn)2動(dòng)態(tài)功耗不可忽視加法器往往是芯片中最活躍的模塊之一尤其是在圖像處理、矩陣運(yùn)算中頻繁啟用。應(yīng)注意- 輸入數(shù)據(jù)的相關(guān)性影響翻轉(zhuǎn)率- 使用格雷碼等低翻轉(zhuǎn)編碼減少功耗- 在非關(guān)鍵路徑插入緩沖器平衡延遲避免毛刺?？狱c(diǎn)3測試性設(shè)計(jì)DFT不能忽略作為標(biāo)準(zhǔn)單元全加器應(yīng)在版圖階段預(yù)留掃描鏈接口支持可測性設(shè)計(jì)Design for Testability確保制造完成后能有效檢測缺陷?？狱c(diǎn)4互連延遲可能超過門延遲在深亞微米工藝下如7nm以下金屬連線的RC延遲常常超過晶體管本身的開關(guān)延遲。因此應(yīng)優(yōu)先選擇局部互聯(lián)友好型結(jié)構(gòu)比如規(guī)則陣列布局盡量減少長距離進(jìn)位走線。寫在最后為什么你還得懂一位加法器也許你會問現(xiàn)在都有現(xiàn)成IP核了誰還手動(dòng)寫加法器的確現(xiàn)代EDA工具可以自動(dòng)綜合出高度優(yōu)化的加法器。但正因如此理解底層原理才更加重要。只有當(dāng)你知道 $ C_{out} AB (A oplus B)C_{in} $ 背后的“生成-傳播”機(jī)制才能真正讀懂CLA的論文只有當(dāng)你明白進(jìn)位鏈?zhǔn)侨绾我徊讲絺鬟f的才會意識到為什么超前進(jìn)位能帶來數(shù)量級的性能提升也只有當(dāng)你親手畫過一遍真值表才能體會到數(shù)字電路那種“從無到有”的創(chuàng)造之美。無論你是FPGA開發(fā)者、IC設(shè)計(jì)工程師還是計(jì)算機(jī)體系結(jié)構(gòu)的學(xué)習(xí)者掌握一位全加器的設(shè)計(jì)精髓都不只是學(xué)會了一個(gè)電路而是掌握了通往高級數(shù)字系統(tǒng)設(shè)計(jì)的大門鑰匙。下次當(dāng)你看到一行簡單的a b代碼時(shí)不妨想想那背后可是成千上萬個(gè)全加器正在默默奔跑。